楷登電子（美國 Cadence 公司）今日宣布與TSMC合作，加速 3D-IC 多芯片設計創新。作為合作的一部分，CadenceòIntegrity?3D-IC 平臺是業界首個用于 3D-IC設計規劃、實現和系統分析的統一平臺，可用于TSMC 3DFabric? 先進封裝技術、TSMC全面的3D硅堆疊和先進封裝技術系列。此外，CadenceTempus Timing Signoff Solution? 時序簽核解決方案進行了優化升級，以支持新的堆疊靜態時序分析(STA) 簽核方法，從而縮短設計周期。得益于這些最新的里程碑，客戶可以放心采用 Cadence 3D-IC 解決方案和TSMC 3DFabric 先進封裝技術，打造具有競爭力的超大規模計算、移動和汽車應用。

Cadence 3D-IC 解決方案支持全套的TSMC 3D 硅堆疊和先進封裝技術，包括集成扇出（Integrated Fan-Out,InFO）、晶圓級封裝 (Chip-o-Wafer-on-Substrate,CoWoS) 和集成芯片系統（System-on-Integrated-Chips，TSMC-SoIC）。該 3D-IC 解決方案支持Cadence智能系統設計（Intelligent System Design）戰略幫助客戶實現卓越的片上系統（SoC）設計。

Cadence 3D-IC Integrity 平臺在統一的環境中提供 3D 芯片和封裝規劃、實現和系統分析。這讓客戶可以簡化多個小芯片的設計規劃、實現和 3D 硅堆疊的分析，同時還可以優化工程生產率以及功耗、性能和面積 (PPA)。同時，該平臺具有與 Cadence Allegroò封裝技術和 Cadence Virtuosoò平臺集成的協同設計能力，能夠實現完整的 3D 集成和封裝支持。關于 Integrity 3D-IC 平臺的更多信息，請訪問 www.cadence.com/go/Integrity3DIC。

為了讓客戶進一步受益，Cadence 的分析工具與 Integrity 3D-IC 平臺緊密集成，并與TSMC的 3DFabric 技術無縫協作，有助于實現由系統來驅動的 PPA目標。例如，Tempus Timing Signoff Solution 時序簽核解決方案，集成了快速自動裸片間 (RAID) 分析，是 Cadence 3D STA技術的一部分，可幫助客戶創建具有精確時序簽核的多層設計。Cadence Celsius? Thermal Solver 熱求解器能夠對多芯片堆疊、SoC 和復雜的3D-IC 進行分層的熱分析。在分層分析中，采用更細的網格來建模熱點，使客戶能夠實現運行時間和精度目標。Cadence Voltus?IC Power Integrity Solution 可提供熱分析、壓降分析和跨芯片電阻分析，以提高設計的穩健性。關于 Cadence 3D-IC 解決方案的更多信息，請訪問www.cadence.com/go/3DICsolpr。

“我們與 Cadence 的共同努力證明，Integrity 3D-IC 平臺以及簽核和系統分析工具，可以支持TSMC先進的 3DFabric 芯片集成解決方案，為我們共同的客戶提供了靈活性和易用性。”TSMC設計基礎管理副總裁 Suk Lee 表示，“我們與 Cadence 長期合作的結果使設計人員能夠充分利用TSMC的先進工藝和3DFabric 技術在功率、性能和面積方面的顯著改進，同時加快差異化產品的創新。”

“通過努力確保我們的 Integrity 3D-IC 平臺支持TSMC的 3DFabric 技術，我們正在推進與TSMC的長期合作，并促進幾個新興領域的設計創新，包括 5G、AI 和 IoT。” Cadence公司資深副總裁兼數字與簽核事業部總經理滕晉慶（Chin-Chi Teng）博士表示，“TSMC 3DFabric 產品搭配 Cadence 集成的大容量 Integrity 3D-IC 平臺、Tempus Timing Signoff Solution時序簽核解決方案、Allegro 封裝技術和 3D 分析工具，為我們共同的客戶提供了高效的解決方案，以部署 3D 設計和分析流程，創建強大的硅堆疊設計。”