Imec 是世界上最先進的半導體研究公司，最近在比利時安特衛普舉行的 ITF 世界活動上分享了其亞 1 納米硅和晶體管路線圖。該路線圖讓我們了解了到 2036 年公司將在其實驗室與臺積電、英特爾、Nvidia、AMD、三星和 ASML 等行業巨頭合作研發下一個主要工藝節點和晶體管架構的時間表，在許多其他人中。該公司還概述了向其所謂的 CMOS 2.0 的轉變，這將涉及將芯片的功能單元（如 L1 和 L2 緩存）分解為比當今基于小芯片的方法更先進的 3D 設計。

提醒一下，10 埃等于1納米，因此Imec的路線圖包含亞“1 納米”工藝節點。該路線圖概述了標準 FinFET 晶體管將持續到 3nm，然后過渡到新的全柵 (GAA) 納米片設計，該設計將在 2024 年進入大批量生產。Imec繪制了 2nm和A7（0.7nm）Forksheet設計的路線圖，隨后分別是A5和A2的CFET 和原子通道等突破性設計。

隨著時間的推移，轉移到這些較小的節點變得越來越昂貴，并且使用單個大芯片構建單片芯片的標準方法已經讓位于小芯片?；谛⌒酒脑O計將各種芯片功能分解為連接在一起的不同芯片，從而使芯片能夠作為一個內聚單元發揮作用——盡管需要權衡取舍。

Imec 對 CMOS 2.0 范式的設想包括將芯片分解成更小的部分，將緩存和存儲器分成具有不同晶體管的自己的單元，然后以 3D 排列堆疊在其他芯片功能之上。這種方法還將嚴重依賴背面供電網絡 (BPDN)，該網絡通過晶體管的背面路由所有電力。

由以上信息可以看出，未來十年小芯片和3D堆疊芯片等技術將是實現1nm甚至更先進工藝的關鍵技術。


小芯片時代

在湖南開幕的2022世界計算大會上，中國工程院院士盧錫城表示，高性能計算已經成為了熱門賽道，國內雖然有許多相關新興企業，但是擁有有影響力原創技術的初創企業，一家都沒有，而全球這樣的企業卻有1700多家。

高性能計算這條新賽道，競爭之激烈難以想象，我們還出師不利，暫時處于落后地位。再加上美在一旁打壓和斷供，未來的挑戰將會更加嚴峻。

院士進一步指出，芯片制程已經進入后摩爾時代，像CPU這樣的芯片性能提升遇到了很大的瓶頸。過去可能兩年就能翻一倍，現在要二十年才有可能。然而這種發展又跟不上高計算的需求，所以新的賽道被開發，也成為了一種必需。

小芯片或將成為未來很長一段時間內的“救命稻草”。所謂小芯片，實際上就是半導體產業先進封裝的一個新細分領域，也就是業界現在時常掛在嘴邊的“Chiplet”（芯粒）。小芯片本身成本低，性能強，絲毫不遜色于傳統芯片。

再者，小芯片還能夠通過“組合”，“堆疊”的方式，將幾個中等制程工藝的芯片結合在一起，使之具備先進制程工藝芯片的性能。

所以，除了能夠應對日益增長的性能需求之外，小芯片也是解決斷供危機的可行之道。像是飽受斷供困擾的華為，就將大量的研發資源投入了小芯片，希望能夠借助小芯片擺脫斷供困境。


國產Chiplet背后的五大挑戰

盡管爭議頗多，但中國已經開始布局和重視Chiplet技術的發展，畢竟美國企業已經跑在了前面。

目前在國內，華為海思半導體是最早研究Chiplet芯片的科技公司之一。后來，包括芯片IP公司芯原股份、長電科技、通富微電、寒武紀等企業都在發力Chiplet技術。據中國證券報統計，A股中布局Chiplet的概念股有8只。

同時，寒武紀第四代Al處理器MLUarch03、壁仞科技通用GPU BR100等一批基于Chiplet技術的國產芯片都已經對外量產或測試使用。

去年12月27日，龍芯中科（688047.SH）宣布完成了一款面向服務器市場的32核CPU處理器“龍芯3D5000”的初樣芯片驗證。而3D5000就是通過Chiplet技術，把兩個3C5000的硅片封裝在一起。龍芯預計將在2023年上半年向產業鏈伙伴提供樣片、樣機。

不過，雖然上述芯片基本都是國內企業的設計、銷售，但是它們依然基于海外的制造和集成工藝，IP（知識產權）也不可避免的用到了美國技術，中國Chiplet產業鏈國產化率較低。

僅芯片 IP 市場來看，2021年，英國Arm公司和美國Synopsys分別以40.4%、19.7%高市占率穩居全球第一、第二位置，而中國大陸僅有芯原股份以3.3%的全球市占率擠進前十名。

國產化率偏低背后原因，與制造能力和封裝技術企業支持力度較弱，部分EDA工具、高性能芯粒間互聯接口、測試技術等關鍵技術空白，以及缺少國內廣泛接受的統一Chiplet標準等諸多因素有關。

吳華強表示，國內具備Chiplet的基礎能力，但發展問題突出。他提到以下五點問題與挑戰：

制造能力同國外還存在差距，先進封裝技術水平需要進一步提升；

國內缺少廣泛接受的統一Chiplet標準，多種標準分散，不利于形成合力，浪費產業資源；

國內產業鏈協調聯動不夠，企業開展Chiplet產品研制需要多方協調，自己彌合產業鏈，制約了技術創新的快速發展；

Chiplet技術難度高，中小企業面臨較高的門檻，既缺少相關經驗，又無法獨立承擔大量的技術攻關，產業生態建設刻不容緩；

部分EDA工具、高性能芯粒間互聯接口、測試技術等關鍵技術存在空白。

一位半導體行業人士對鈦媒體App表示，由于Chiplet可以延伸出很多新的封裝方案，比如臺積電提出的Passive Interposer（2.5D) 以及英特爾提出的Silicon Bridges等，但這些核心技術 IP 并不會銷售給中芯國際、長電科技等。因此，一旦國內芯片封裝公司想要做Chiplet，就需要大量的投資做研發、做測試驗證等，而下游需求訂單是否真的存在，依然是一個未知數。

以國內晶圓封裝“一哥”長電科技為例。2022年，該公司計劃資本開支60億元，占去年前三季度營收的四分之一左右，其中大部分都是投入包括Chiplet在內的先進封裝技術。另外長電還成立了設計服務事業部，去年11月向其全資子公司增資至10億元，主要為了獲得Chiplet設計訂單進行協作和服務。但截至目前，長電科技并沒有公布相關客戶到底有多少、Chiplet市場規模化需求是否存在等。

“Chiplet推動起來的難度主要在于中國企業普遍有技術的不自信。盡管很多企業都加入了英特爾、臺積電主導的Ucle聯盟，但英特爾并不能把相關技術細節進行公開，尤其中國企業只是標準的貢獻者成員（contributor member）。”上述行業人士表示，很多企業在營收面前，都會對Chiplet投入保持謹慎態度。在短期商業需求沒那么確定下，大家都質疑Chiplet是否可以全力去投入，還是說只能作為嘗試性項目。

吳華強建議，國內需要構建Chiplet產業聯盟，形成合力突圍，而且要打造Chiplet標準化、產業化、產品化、生態化。

“制定高質量的國內Chiplet技術標準，統一行業接口，擴大共同的芯粒市場；補足、拉通國內產業鏈條，建設完善的Chiplet產業；支持新商業模式、新業態的發展，打造繁榮活躍的創新環境；以高算力芯片等關鍵芯片為牽引．依靠市場機制牽引技術應用，加快國內Chiplet芯片產品化；加強國內Chiplet生態建設，包括標準體系建設、產業鏈動調機制建設、公共技術服務平臺建設、開放的IP、芯粒資源池建設、參考流程研發等。”吳華強表示。


堆疊讓性能提升更快

隨著半導體技術的不斷發展，芯片堆疊已經成為了一個備受關注的話題。這種技術可以將多個芯片堆疊在一起，從而提高處理器的性能和功耗控制效果。但是，芯片堆疊技術的發展也存在著一些挑戰和難點。比如，如何在實現高性能的同時維持盡可能低的功耗和溫度，以及如何確保芯片之間的互聯效果等。

在這樣的背景下，不同制造廠商也采用了不同的制造工藝和芯片堆疊方式來實現更出色的性能表現。

比如，以三星為例，他們采用了“超級堆疊”（X-Cube）技術。這種技術可以將不同類型的芯片層疊在一起，提高處理器能力的同時減少熱效應。目前，三星公司已經推出了基于7nm工藝的Exynos 990處理器，該處理器采用了三星自主研發的超級堆疊技術，實現了更快速的運行和更優秀的功耗控制效果。

另外，英特爾也在芯片堆疊技術方面有所進展。他們采用了一個名為Foveros的堆疊架構，在該架構中，不同的晶體管堆疊在一起來實現更出色的性能。目前，英特爾正在開發基于10nm工藝的Lakefield處理器，該處理器將采用Foveros技術。

而在國內，華為也在芯片堆疊技術方面進行了嘗試。他們推出了基于7nm工藝的麒麟970處理器，該處理器采用了一種名為“緊湊型芯片模組”（Compact Chip Module，簡稱CCM）的芯片堆疊方式。通過這種方式，華為在維持高性能的同時，也能夠控制功耗和溫度。

然而，對于芯片堆疊技術來說，制造工藝也是非常重要的一環。目前，全球芯片制造廠商已經開始推出3nm、5nm和7nm等先進工藝的芯片。而與此相比，像臺積電、三星等公司采用了先進的6nm、5nm 甚至更小的工藝制造芯片，以及使用了更多的層次堆疊技術，從而實現了更出色的性能。

正如業內人士所指出的，芯片堆疊技術只是整個技術發展的一個環節，與制造工藝、設計方案、硬件設計等因素密切相關。目前，全球芯片制造業正處于技術競爭日益激烈的時期，如何通過不斷地技術突破和產業協同，才能在芯片堆疊技術等領域中更好地實現“彎道超車”。

總的來說，芯片堆疊技術無疑會為未來的芯片產業發展帶來更多的機遇和挑戰。只有通過不斷技術創新和產業協同，才能保持技術的領先優勢，并在這個領域中實現更出色的性能表現。