簡單而言，異構集成和Chiplet是將不同工藝制程、不同性質的芯片以二維拆解或三維堆疊的方式，整合在一個封裝體內的集成電路。3DIC產業在硅基集成電路產業發展的基礎上，增加了各類堆疊和互連技術，比如2.5D硅中介基板與硅通孔(TSV)。此外，在傳統封測產業的發展基礎上，也有技術的延展，比如支持超小互連密度的有機中介載板等。

從“單打獨斗”到“縱橫捭闔”

Chiplet中其實包含了很多EDA相關的新技術，比如說與制造相關的功耗分析、散熱分析等。但目前，不但國外商業工具占據了EDA市場的大部分市場份額，現有的大部分也都是點工具和碎片化方案，都停留在單芯片流程和單芯片模式，無法高效承載多芯片模式下的Chiplet設計，尤其是在工藝適配完整方案方面。同時，Chiplet芯片的設計驗證也對傳統EDA工具提出了新的要求，特別是在驗證技術和工具方面，實際上已經成為Chiplet發展的瓶頸之一。

芯華章科技首席市場戰略官謝仲輝指出，當前這種以單一公司完成Chiplet SoC全系統設計為主的模式，在未來會被多廠商合作的新型Chiplet流程模式打破，并在IP建模、互連架構分析等系統級性能(Performance)、功耗(Power)和功能(Function)驗證方面，提出新的驗證需求。

“要實現全新的Chiplet產業結構，不能僅僅只解決制造問題，必須要通過異構、系統集成的方式，體現從系統設計出發的理念。”謝仲輝表示，在制程工藝逼近極限的當下，半導體設計產業開始更多考慮系統、架構、軟硬件協同等要素，從系統應用來導向、從應用來導向去驅動芯片設計，讓用戶得到更好的體驗。

為此，芯華章也提出了針對性的“敏捷驗證”方案，以低成本、高效率迭代為核心，明確指出“自動和智能的快速迭代”、“提早進行系統級驗證”、“統一的數據庫和調試手段”三大技術方向，加速系統設計與架構創新，從整體上降低芯片開發的成本、風險和難度。

華大九天副總經理郭繼旺在接受本刊采訪時稱，國內EDA相對起步較晚，目前尚無成熟的Chiplet設計商用方案，工藝適配技術也才起步，和國外領先的各大EDA版圖工具還有一定的差距。“無論是國外還是國內，在EDA方案中，高效智能的工藝適配Chiplet PDK及設計驗證技術都是Chiplet設計面臨的一個重大瓶頸問題。”他說，業界迫切需要一套針對Chiplet設計和驗證的EDA工具，并開發適配Chiplet工藝以及EDA工具的先進封裝PDK，再聯合Chiplet設計公司進行設計驗證，形成從制造、設計到EDA協同發展的閉環生態系統。

從設計方法學角度來看，從早期的規劃、布局布線，到驗證分析，再到結合了封裝基板設計的各類技術，異構集成和chiplet小芯片微系統與硅基模擬集成電路設計的方法學也是相似的。所以郭繼旺建議指出，國內3DIC EDA的發展，可以以模擬芯片設計軟件技術為基礎，結合封裝設計的各個模塊進行融合，并進一步開發缺失以及有差異化的模塊，形成一套3DIC微系統設計EDA全流程工具。

芯和半導體聯合創始人、高級副總裁代文亮博士則將異構集成和Chiplet對EDA的影響歸結為兩個方面：首先，采用Chiplet技術將邏輯、模擬、存儲等功能模塊集成到單顆芯片后，傳統單一功能的分析變成了復雜的系統級協同仿真，如信號、電源、熱、應力、版圖等方面的一致性設計，使得EDA工具需要應對芯片設計與仿真越來越復雜的挑戰。

其次，單芯片規模呈現爆發性增長，業界領先處理器芯片的晶體管集成已超千億，十分龐大，各單點分析工具的模型和接口設置轉換繁瑣，對EDA工具全流程自動化提出了更高的要求，EDA工具設計效率要持續提高匹配芯粒發展的需求。

經過十多年的積累和沉淀，芯和半導體已經發布了Chiplet先進封裝設計分析全流程EDA平臺，這是業界首個用于3DIC多芯片系統設計分析的統一平臺，為客戶構建了一個完全集成、性能卓著且易于使用的環境。

據悉，該平臺提供了從架構探索、物理實現、分析驗證、信號完整性分析、電源完整性分析到最終簽核的3DIC全流程解決方案，是一個完全集成的單一操作環境，極大地提高3DIC設計的迭代速度，并做到了全流程無盲區的設計分析自動化。它突破了傳統封裝技術的極限，同時支持芯片間幾十萬根的互連，具備在芯片-中介層(Interposer)-封裝整個系統級別的協同仿真分析能力。

同時，該平臺還提供了設計分析自動化功能，具備信號/電源完整性快速評估和優化，通過專屬的散熱和降噪技術，大大減少設計迭代的次數。“速度-平衡-精度”三種仿真模式可以幫助工程師在Chiplet設計的每一個階段，根據自己的應用場景選擇最佳的模式，以實現仿真速度和精度的權衡，更快地收斂到最佳方案。

緊密聯合先進工藝

值得我們關注的，不是只有異構集成和Chiplet技術。

后摩爾時代諸多新興應用的興起，使得AI、GPGPU、HPC、自動駕駛芯片的開發成為市場熱點，也導致先進工藝節點下的高端芯片規模、性能要求日益走高，驗證復雜度呈幾何倍數增長，開發成本越來越昂貴。同時，由于大規模SoC的多核復用，業界也需要更新的設計方法學EDA工具來解決新的問題。

分析數據顯示，28nm工藝開發成本約4000萬美元，16nm約9000萬美元，而7nm直接飆升至2.5億美元，5nm就是4.5億美元，去年宣稱開始量產的3nm為5.8億美元，2nm更是高達7億多美元，約合人民幣50億元。

另一方面，國內芯片產業近幾年獲得了高速發展，為了讓產品獲得更好的市場競爭力，必然會向先進工藝邁進，越來越多的IC設計企業迫切期望得到更貼近國內芯片設計生態和應用需要的EDA工具支撐，那么在緊密聯合先進工藝，滿足行業需求、支持行業發展方面，國產EDA的表現又是怎樣的呢？

合見工軟副總裁劉海燕表示，現在開發一款大規模芯片，驗證工程師人數、驗證時間和成本都在高速增長，這對驗證工具的性能有著很高的要求。另一方面，為了滿足對復雜功能的需求，市場上的大部分芯片都采用了多核結構。隨著工藝節點趨近極限，晶圓廠已經在探索是否能突破2納米甚至1納米的標線，為了追求PPA和成本的最優解，多核多Die正成為時下芯片設計的趨勢。

自從2021年正式運營以來，合見工軟僅在驗證領域就已經發布了從原型驗證到數字仿真、調試、測試管理等多款產品。“國產EDA工具不再是補充中低端應用市場，而是在對標著國際最領先的產品。”劉海燕介紹稱，以合見工軟原型驗證平臺UV APS為例，該產品可支持10億門以上的芯片設計規模，提供基于時序驅動的自動分割，平臺的性能及指標可超越國際最領先的原型驗證產品。自面世以來，已經在高性能計算、5G通信、GPU、人工智能、汽車電子等國內頭部企業中成功部署應用，對優化國產芯片開發效率、節省芯片設計成本起到了決定性作用，填補了國內硬件仿真編譯器技術領域的空白。

要應對Chiplet在先進封裝的挑戰，打破在復雜多維空間系統級設計互連，實現數據的一致性和信號、電源、熱、應力的完整性，合見工軟先后發布了先進封裝協同設計環境UVI和其功能增強版。UVI增強版首次真正意義上實現了系統級Sign-off功能，可在同一設計環境中導入多種格式的IC、Interposer、Package和PCB數據，支持全面的系統互連一致性檢查(System-Level LVS)，同時在檢查效率、圖形顯示、靈活度與精度上都有大幅提升。

而在謝仲輝看來，在后摩爾時代工藝逼近極限，先進工藝技術受限的情況下，更應該善用前端EDA工具來進行技術創新，走出一條差異化的發展道路。為了達成系統、應用對芯片的要求，將促使大家更多從系統設計角度出發，通過系統、架構的創新，以應用導向驅動芯片設計，實現對系統能力的提升，降低對先進工藝的依賴。

也就是說，通過借助先進的數字前端EDA工具，加速芯片設計中的算法創新和架構創新，從而賦能系統級應用創新，某種程度上可以彌補芯片制程工藝落后帶來的影響，降低對傳統工藝的依賴和限制，降低芯片供應鏈的風險。

但其實，供應鏈和生態鏈的建設始終是國產EDA發展和突破的難點之一。EDA行業本身是為半導體產業服務的，必須和整個半導體產業共同發展，先進工藝、先進封裝和先進設計必須伴隨著EDA一起成長，因為沒有生態鏈就不存在EDA工具的使用。

舉例而言，IC設計公司需要EDA工具能夠支持晶圓廠的PDK工藝，否則就不敢貿然使用，畢竟一旦設計出來的東西不符合晶圓廠工藝需要，造成的損失是不可估量的。然而，晶圓廠對中小EDA工具的認證卻并不感興趣——配合EDA工具做評估認證需要耗費晶圓廠的技術精力，而認證完畢加入到晶圓廠PDK工藝后，客戶一旦在使用過程中出現了問題，晶圓廠同樣要承擔巨大的風險。

代文亮博士分享了芯和過去幾年內在生態鏈構建方面的經驗和成績。由于常年服務于國內外龍頭設計公司和晶圓制造廠，芯和與所有主流晶圓廠、封裝廠、全球四大EDA公司及全球兩大云平臺都建立了非常穩定的合作伙伴關系。目前，芯和EDA工具在半導體先進工藝節點和先進封裝上不斷得到驗證，無縫嵌入各大主流EDA設計平臺中，并在用戶易用性方面做了深層優化，全面降低工程師的使用門檻，提升設計質量和效率。

而作為國內最大的EDA提供商，郭繼旺說華大九天目前在做兩方面的工作：一個是補短板實現全流程，另一個就是努力支持先進工藝。針對后者，不但多款仿真和數字產品實現了對5nm工藝的支持，而且同不少擁有先進工藝的晶圓廠保持著緊密合作關系，生態系統建設成績斐然。