國產(chǎn)處理器公司龍芯近日發(fā)布了用于服務器市場的具有自主知識產(chǎn)權(quán)的新一代3D5000系列芯片。

具體來說，3D5000芯片是使用Chiplet（芯片粒）技術(shù)把兩塊之前發(fā)布的3C5000芯片互聯(lián)和封裝在一起，其中每塊3C5000芯片粒有16個核心，從而實現(xiàn)3D5000的32核設計。除了集成了32個LA464處理器核之外，龍芯3D5000還集成了64MB的L3 Cache，支持最多8個DDR4-3200 DRAM；在可擴展性方面，3D5000可以通過HyperTransport接口構(gòu)建至多四路處理器，因此單機可以支持多達128核。

在性能方面，龍芯的這款芯片使用的是SMIC的12nm工藝，時鐘頻率可達2.2 GHz。跑分方面，單路和雙路服務器的SPEC CPU2006 Base實測可以超過400分和800分，預計四路服務器的分值可以達到1600分。根據(jù)時鐘頻率和跑分結(jié)果來看，該芯片性能大約和Intel 2015年的至強CPU（Xeon E5-4620， 2.1GHz，四塊芯片的SPEC CPU2006分數(shù)為1550）接近。

我們認為，龍芯的3D5000芯片對于國產(chǎn)自主產(chǎn)權(quán)處理器來說是一個重要的里程碑。其重要性不僅僅是由于它的性能在慢慢接近主流處理器水平（雖然還有一段距離），而且在于它使用了Chiplet技術(shù)。從芯片架構(gòu)方面來看，龍芯還有相當?shù)臐摿赏冢▽φ盏腎ntel Xeon E5-4620使用的是32nm工藝），處理器架構(gòu)方面的技術(shù)也不是一朝一夕能解決的，而需要踏踏實實地積累技術(shù)——值得欣慰的是，龍芯已經(jīng)宣布將于明年發(fā)布使用全新架構(gòu)的處理器，其IPC（instruction per cycle，每時鐘周期指令執(zhí)行數(shù)，是CPU最重要的指標之一）可望能達到AMD Zen3水平。另一方面，我們也看到使用12nm工藝確實對于該芯片的時鐘頻率給了很大的限制，在目前主流使用最先進半導體工藝的CPU時鐘頻率都在接近4GHz的時候，3D5000的時鐘頻率僅為其一半左右。但是，這也是3D5000芯片重要的原因，因為它使用了Chiplet技術(shù)，而Chiplet技術(shù)可望是能成為處理器（以及其他品類的芯片）突破半導體工藝限制瓶頸的最關鍵技術(shù)。

摩爾定律“拯救者”

在摩爾定律趨緩下，Chiplet（芯粒）模式成為了半導體工藝發(fā)展方向之一。那么，Chiplet為何有如此大的魔力？

所謂Chiplet，通常被翻譯為“粒芯”或“小芯片”，單從字面意義上可以理解為“粒度更小的芯片”。它是一種在先進制程下提升芯片的集成度，在不改變制程的前提下提升算力，并保證芯片制造良品率的一種手段。

想弄明白Chiplet，需要先了解SoC架構(gòu)的問題。SoC（系統(tǒng)級單芯片）是將多個負責不同類型計算任務的計算單元，通過光刻的形式制作到同一片晶圓上。隨著處理器的核越來越多，芯片復雜度增加、設計周期越來越長，成本大大增加，SoC芯片驗證的時間、成本也在急劇增加，大芯片快要接近制造瓶頸。

特別是一些高端處理芯片、大芯片，當前集成電路工藝已經(jīng)受到很大挑戰(zhàn)，物理、化學很多方面都達到了極限，單純靠傳統(tǒng)的SoC這條路很難繼續(xù)走下去。以7nm工藝節(jié)點為例，如果想在每平方毫米要做1億晶體管，這個難度就相當于在一個小小的在指甲蓋上造一座大規(guī)模的城市。

當SoC遭遇了瓶頸后，產(chǎn)業(yè)各界便開始從系統(tǒng)層面尋找解決方案。在Chiplet之前，大家曾嘗試過各種方式——2011年初，英特爾推出了一種基于FinFET（鰭式場效應晶體管）的商用芯片，將其使用在22nm節(jié)點的工藝上；直到如今GAAFET技術(shù)、MBCFET技術(shù)也相繼問世……

這些技術(shù)只是通過改結(jié)構(gòu)而達到縮微的目的，卻讓芯片生產(chǎn)中出現(xiàn)地工藝誤差和加工缺陷越來越嚴重。于是，將大芯片切割成為小芯片（Chiplet）的方案變成了業(yè)界提升芯片良品率的一種選擇。

與SoC不同，Chiplet可以將一塊原本復雜的SoC芯片，從設計的時候就按照不同的計算單元或功能單元進行分解，然后每個單元分別選擇最合適的半導體制程工藝進行制造，再通過先進封裝技術(shù)將各自單元彼此互聯(lián)。

一般芯片生產(chǎn)過程中，一片晶圓會切割出很多裸片，如果發(fā)現(xiàn)有缺陷的芯片就會直接剔除。在缺陷分布差不多的情況下，如果晶圓上的裸片越大也就是分割的數(shù)量越少，需要剔除的面積越大。Chiplet方案則是將大芯片分割成一塊塊小芯片，盡量將單一裸片面積做小，從而提高芯片良品率。

英特爾公司高級副總裁、中國區(qū)董事長王銳在2022世界集成電路大會上表示，Chiplet技術(shù)是產(chǎn)業(yè)鏈生產(chǎn)效率進一步優(yōu)化的必然選擇。“不但提高芯片制造良品率，利用最合適的工藝滿足數(shù)字、模擬、射頻、I/O等不同技術(shù)需求，而且更將大規(guī)模的SoC按照不同的功能，分解為模塊化的芯粒，減少重復的設計和驗證環(huán)節(jié)，大幅度降低設計復雜程度，提高產(chǎn)品迭代速度。”

這便是Chiplet另一個優(yōu)勢：靈活的設計和更高集成度。由于光刻掩膜版的尺寸限定是33mm*26mm，單個芯片面積一般不會超過800mm2，Chiplet通過多個芯片的片間集成，可以在封裝層面突破單芯片上限，進一步提高集成度。

同時，Chiplet一般會采用先進封裝工藝，對芯片上的部分單元進行選擇性迭代，迭代部分裸芯片后可制作出下一代產(chǎn)品，加速產(chǎn)品上市周期。不僅如此，，Chiplet還可以將已知合格裸片組合有效縮短芯片的研發(fā)周期，節(jié)約研發(fā)投入成本。此外，Chiplet芯片集成應用廣泛和成熟的芯片裸片，還能降低芯片研制風險，重新流片及封裝的次數(shù)，這也解決了不少芯片公司的痛點。

這兩個優(yōu)勢匯合在一起，讓Chiplet的成本優(yōu)勢得以放大。隨著工藝演進，實現(xiàn)相同功能的情況下單芯片面積幾乎不會縮小，Chiplet能合理地將不同功能有效劃分到不同工藝節(jié)點的芯片上，可以有效降低成本。

越是先進工藝，Chiplet的成本優(yōu)勢越是明顯。清華交叉院博士研究生馮寅瀟曾在論文中寫道，在800mm2面積的單片系統(tǒng)中，硅片缺陷導致的額外成本占總制造成本的50%以上。對于成熟工藝(14nm)，盡管產(chǎn)量的提高也節(jié)省了高達35%的成本，但由于D2D接口和封裝開銷(MCM：>25%，2.5D：>50%)，多芯片的成本優(yōu)勢減弱。

綜合來看，先進制程逼近物理極限的情況下，Chiplet可能是延續(xù)摩爾定律的重要手段。

chiplet也許是國產(chǎn)芯片的機會

我國晶圓代工廠率先涉足先進封裝技術(shù)，而傳統(tǒng)半導體封測廠商也開始有了新的計劃。

長電將在2022年至2024年間推出2.5D、3D等更為先進的封裝技術(shù)。面向chiplet異構(gòu)集成應用的市場需求，長電還將推出XDFOI系列解決方案。

通富微電已經(jīng)大規(guī)模生產(chǎn)Chiplet產(chǎn)品，7nm產(chǎn)品已大規(guī)模量產(chǎn)，5nm產(chǎn)品已完成研發(fā)即將量產(chǎn)，技術(shù)實力上升到前所未有高度，公司先進封裝收入占比已超過70%。

華天科技已自主研發(fā)出達到國際先進或國內(nèi)領先水平的多芯片封裝(MCP)技術(shù)、多芯片堆疊(3D)封裝技術(shù)、薄型高密度集成電路技術(shù)、集成電路封裝防離層技術(shù)。

隨著硅過孔、扇出技術(shù)在國內(nèi)普遍運用，中國封測企業(yè)相比之下于國際尖端差距更小，在chiplet背景下，也許能彌補落后制程的遺憾。

目前由于地緣政治的影響，中國的半導體行業(yè)受到了種種限制，尤其是開發(fā)自主知識產(chǎn)權(quán)的關鍵芯片（如國產(chǎn)CPU，或者之后有可能受到影響的其他高性能計算芯片）的公司難以使用最先進的半導體工藝節(jié)點。另一方面，中國的半導體fab同樣由于受到地緣政治的影響，難以快速追趕全球最先進的工藝節(jié)點，而目前只能主要生產(chǎn)成熟工藝節(jié)點（如28nm），或者是介于成熟工藝和先進工藝之間的工藝節(jié)點（例如SMIC今年剛開始大規(guī)模量產(chǎn)14nm，未來幾年可望做到10nm以下）。即使是介于成熟工藝和先進工藝之間的工藝節(jié)點，也會存在良率較低等問題，需要時間來解決。

在這樣的情況下，國產(chǎn)自主知識產(chǎn)權(quán)芯片在受到地緣政治影響下只能使用較落后的工藝節(jié)點，那么使用Chiplet這樣的高級封裝技術(shù)就成為了突破工藝限制，或者說至少減少工藝對于芯片影響的一種重要技術(shù)。

首先，從架構(gòu)上來說，以CPU為例，當單核性能受到工藝的限制難以做到很強，時鐘頻率難以跑到很高的時候，使用多核就是一種重要的提高性能的選項。當在核心數(shù)量上做提升的時候，確保核心與核心之間的高性能數(shù)據(jù)互聯(lián)就是一項重要的任務，而這項任務使用基于Chiplet的技術(shù)可以較為容易地實現(xiàn)，從而保證多核處理器的總性能能以和核心數(shù)量呈接近線性的方式提升。我們認為，這樣的設計方式不僅僅對于CPU這樣的處理器有效，而且對于其他高性能計算芯片，例如汽車芯片、GPU等等都有意義，因此龍芯的3D5000芯片對于整個行業(yè)都有很大的借鑒意義。我們認為，未來這種使用Chiplet方法的眾核CPU很可能是國產(chǎn)CPU的主流做法，而龍芯這次發(fā)布的芯片將會是這方面的先驅(qū)者之一。

其次，從良率角度來看，如前所述國內(nèi)的Fab由于良率可能會存在一定的提升空間，而良率又會影響到芯片的成本。為了國產(chǎn)芯片能有較低的成本可以在市場上有競爭力，必須保證總體良率足夠好，而這個時候Chiplet就能提供幫助。具體的原因是，在使用同一工藝的前提下，總體芯片的良率和芯片的尺寸有關，即在單個芯片上集成越多晶體管，總體芯片尺寸越大，則芯片良率越低；如果工藝本身的良率就有提升空間，那么對于芯片尺寸較大的CPU或者高性能計算芯片，總體的芯片良率就會很低。為了解決這個問題，可行的做法是把一個大芯片拆成多個小的芯片粒，這樣單個芯片粒的面積就會較小，從而良率得到了保證，從而整體上可以用高級封裝的方法來實現(xiàn)在工藝良率還在提升的時候，也能實現(xiàn)較高良率的高集成度芯片。


結(jié)語

Chiplet，一個被眾人寄予厚望的新產(chǎn)業(yè)。

目前來看，Chiplet技術(shù)主要應用在自動駕駛、數(shù)據(jù)中心、消費電子、高性能計算、高端智能芯片等領域。隨著下游產(chǎn)業(yè)發(fā)展，Chiplet市場前景廣闊。預計2025-2035年，全球Chiplet市場規(guī)模將從65億美元增長至600億美元，行業(yè)發(fā)展進入高速增長階段。

但Chiplet本質(zhì)上還是一個集成的技術(shù)，還存在互聯(lián)，散熱等一系列集成相關的技術(shù)難點。同時，Chiplet所涉及的幾項核心技術(shù)，如芯片設計、EDA/IP、封裝技術(shù)或者缺失或者處于技術(shù)發(fā)展初期，在國內(nèi)的生態(tài)還沒建立。而這一系列的工作都十分具有挑戰(zhàn)性。

好在中國也在為打造更全面、更開放的Chiplet生態(tài)系統(tǒng)而努力。2022年12月，在第二屆中國互連技術(shù)與產(chǎn)業(yè)大會上，*由中國集成電路領域相關企業(yè)和專家共同主導制定的《小芯片接口總線技術(shù)要求》團體標準正式通過工信部中國電子工業(yè)標準化技術(shù)協(xié)會的審定并發(fā)布。《小芯片接口總線技術(shù)要求》 這項標準描述了CPU、GPU、人工智能芯片、網(wǎng)絡處理器和網(wǎng)絡交換芯片等應用場景的小芯片接口總線（Chiplet）技術(shù)要求。在形成圍繞Chiplet設計的廣泛設計分工基礎之上，這一標準也利于形成Chiplet標準。

總而言之，面對著新技術(shù)帶來的光明前景，我們更要看到未來道路的重重荊棘。在發(fā)展先進工藝過程中，我們可以歡呼、可以激動，但絕不可有任何投機取巧心理。眼下，國產(chǎn)廠商唯有腳踏實地，正面迎擊困難，方得始終。