生成式AI是當前半導體產業最重要的成長驅力，不僅帶動先進制程持續下探，同時也刺激新的半導體架構設計加速發展，其中，芯粒（Chiplet）就是最受期待的一項。

要滿足生成式AI的算力需求，運算芯片的設計也必須要同步升級才行，包含多核心架構、更小的微縮、以及先進封裝等。然而先進制程芯片的開發成本十分高昂，另一方面，高算力芯片的面積也較大，良率的考驗也更加嚴峻，對整體的制造成本更是不友善，因此多數的芯片公司都難以負擔。

Chiplet設計才是算力芯片最優解

此時，能提供SoC-like的芯粒設計就會是極佳的解方。工研院電光系統所異質整合技術組組長王欽宏指出，Chiplet是運用先進封裝技術讓多個芯粒形成SoC-like架構，能夠將不同功能的芯粒，通過先進封裝技術整合于單一基板上。

王欽宏表示，采用芯粒設計能帶來數項優勢，例如良率的優勢（縮芯粒的體積，降低不良率）、設計成本的優勢（運用成熟制程實現）、提早進入市場的優勢（芯粒可重復使用，無須重頭開發，能縮短進入市場的時程）。

由于芯粒需要仰賴先進封裝技術來實現，因此內部不同芯片的擺放與互連的方案就是關鍵所在。目前芯粒的堆疊架構有2D、2.5D和3D等形式，由于各個芯粒的制程與效能不同，因此其間的擺放位置將會影響后續的布線與連接的方式，對于成本與良率也會產生不同的結果。

至于芯粒內部的布線和I/O互連規范，目前則是處于尚未統一的局面，也是產業最需要突破的瓶頸。不過王欽宏看好則UCIe未來的發展地位，最主要的原因就是當前市場半導體領導業者幾乎都支援這個規范。

王欽宏指出，目前UCIe 1.0規范可支援標準的2D和先進的2.5D芯片封裝。在標準封裝方面，它具有較佳的成本的效益，同時也能達成較長的距離；在先進封裝方面，則有較佳的節能表現，以及較高的頻寬密度。此外，芯粒可以在任何地方制造，任何地方組裝，并在同一封裝中混合2D和2.5D的架構。

至于芯粒的應用與市場，王欽宏則持非常樂觀的看法，他表示，Chiplet市場將會呈現快速成長的趨勢，至2030年，全球整體的市場將會達到9千4百2十億美元的規模。至于應用方面，則會以伺服器與AI為主，占整體的規模約45%，其次為汽車和網通。領導的市場業者分別是英特爾、AMD、蘋果、亞馬遜和特斯拉。

行業內紛紛看好Chiplet前景

隨著芯片制程的演進，由于設計實現難度更高、良率偏低等問題導致的芯片制造成本大幅增加，使得Chiplet被推向了風口浪尖被業界寄予厚望——或將從另一個維度來延續摩爾定律的“經濟效益”。

與此同時，Chiplet的風行也在向傳統的半導體產業鏈提出挑戰，以建構出對應的完善生態系統。

關于Chiplet的系統整合方面，正如日月光集團研發中心副總——洪志斌所說：如果從更宏觀的角度來看，半導體產業發展的方向，其實是追求更高效的系統整合；系統整合又可分成兩種HI，一種是Homogenious Integration（同質整合)，另一個則是Hetrogenious Integration（異質整合)。我們在發展對應的實作技術之際，另一方面也要持續強化、深化產業鏈成員的合作，才能克服這條路上遇到的種種挑戰。

關于Chiplet的生態碎片化的現狀，研究機構TechSearch總裁——Jan Vardaman道出了其中緣由：由于Chiplet可以帶來更高的靈活性與更好的成本結構，近幾年市場上出現許多采用Chiplet架構的元件；但目前市場上的Chiplet產品，是各家大廠自行發展出來的成果，故目前半導體業內存在多種不相通的Chiplet互連技術，導致Chiplet生態系呈現碎片化的局面。

以打破藩籬為訴求的UCIe標準，是Chiplet生態系一個重要的發展里程碑，但不會是所有問題的解答。

關于Chiplet的產業需求問題，AMD（超威)先進封裝部門企業副總裁——Raja Swaminathan也有自己的見解：市場需求是推動半導體產業轉向異質整合的關鍵因素之一，高效能運算市場對處理器效能的需求，已無法光靠制程微縮來滿足。

Chiplet是這個問題的有效解法：藉由Chiplet，晶片成本跟元件尺寸微縮的問題有了解決的方法，讓AMD能夠推出符合市場需求的產品；誰能為混合接合所遇到的技術挑戰提出解決方案，就能抓住龐大的市場商機。

環望本次站在風尖上的Chiplet，IC設計作為其皇冠上最璀璨的珍珠，也必將讓眾玩家說來道去。

首當其沖的是作為EDA頭號玩家之稱的新思科技，其將Chiplet視為IC設計領域的重要典范轉移：藉由將SoC解構成Chiplet，再透過先進封裝技術將其整合成一顆元件，IC設計者一直在追求的效能、功耗與面積(PPA)三大設計目標，有了新的實現路徑。

但這個趨勢也為IC設計者帶來新的挑戰，例如原本整合在SoC里的功能應該如何拆分、如何設計多顆Chiplet間的互連架構、以及晶片堆疊后最棘手的散熱問題等；這些新挑戰都需要對應的設計流程、方法論與工具來支援。

當然，在此之上，聯發科制造營運副總經理——高學武則講得更為生動：對IC設計者而言，Chiplet最有趣，也最有價值的地方在于，這個概念讓IC設計變得像在調雞尾酒，只要調和不同的素材，就能實現出獨特的產品。

而在這個設計實踐的過程中，聯發科也發現，Die Partitioning確實可以帶來節省成本的效果。因為有部分功能可以用較成熟、性價比更高的制程來實作，而且個別晶片的面積也變小了，讓聯發科得到更漂亮的良率數字。

大規模化量產的難度不少

然而，目前的Chiplet仍存在一些門檻問題，不少人也發現了基本只有大公司才用到這一先進技術，且主要集中在通信、大規模數據處理等領域，反倒是設計周期長的汽車、成本敏感的消費電子和可靠性要求高的工業領域，比較缺乏Chiplet設計的參與。


成本問題

與任何新的設計突破一樣，芯片設計廠商首要考慮的還是成本問題。半導體設計并非毫無風險可言，對于不少初創公司而言更是如此，而成本很大程度上決定了風險大小，尤其是針對一些尚未開始出貨的芯片。

至于在Chiplet上，首先就是D2D接口的高成本和復雜度問題，如今已有的這些D2D接口，不管是否開放統一與否，比如AIB、UCIe或BoW，都盡可能地去降低了復雜度的門檻，但實現方式或者采購的成本依舊很高，尤其是一些商用接口IP。

這些IP往往擁有極高的性能，不過對于中低端的芯片來說可能有些性能過剩了，成本也比較高。除了AIB之外，幾乎沒有可用的開源IP，且已有商用IP無法與開源開發工具兼容，缺乏工藝節點的可移植性等等，都進一步增加了Chiplet設計的成本支出。

接著就是制造封裝上的成本問題，對于英特爾、AMD和英偉達等廠商而言，他們的新品已經過渡到了5nm及更先進的節點，再加上產量較大，Chiplet架構創新和復用帶來的成本降低已經可以抵消掉先進封裝和接口IP帶來的成本增加。


缺乏更加開放的生態

雖然已經有了UCIe這種行業開放標準和OCP開放組織的出現，Chiplet在開放性上做得依然不夠好。比如目前在Chiplet設計上，依然缺乏標準或者開放的PDK，且不說幾乎大部分都是定制的，毫無現成的封裝可用，且都是在NDA保護下的。

相關的EDA工具流和IP也是如此，目前Chiplet設計在跨EDA工具流設計上依舊存在不少障礙。這也與當下半導體制造行業現狀不無關系，幾乎一切都有NDA的保護，限制了初創企業、研究機構的開放研究。除此之外，目前依然缺乏足夠的Chiplet代工工廠，這進一步限制了Chiplet的量產和相關產品的原型設計。


寫在最后

可以看出，如今的Chiplet并沒有大規模普及，尤其是在某些基于成熟工藝的芯片設計上，還是因為門檻的問題。如今先進封裝的成本還沒有降低到設計公司可以考慮Chiplet方案的程度，這些較高的門檻阻止了Chiplet的普及。在設計公司看來，行業需要像現在的云服務一樣，打造一個多供應商、多選擇和開放的生態，這樣才能徹底發揮Chiplet用于降低設計成本、提高綜合性能的優勢。