FinFET 于十多年前推出，并重新定義了芯片設(shè)計。非平面晶體管仍然被認(rèn)為是非官方的行業(yè)標(biāo)準(zhǔn)，但向更新的技術(shù)——Gate-All-Around (GAA) 的過渡可能會加速。電子工程師需要為即將到來的變化做好準(zhǔn)備。

第一批基于 FinFET 的芯片于 2011 年出現(xiàn)，使半導(dǎo)體進(jìn)入 25 納米以下工藝領(lǐng)域。這種架構(gòu)在當(dāng)時是對“摩爾定律”的一種救贖。這是因為平面晶體管的漏電流太大，無法在 100 納米以下的幾何結(jié)構(gòu)中維持。

然而，F(xiàn)inFET 目前面臨著與其平面前輩相同的問題。隨著設(shè)備外形尺寸的不斷縮小和性能要求的不斷提高，泄漏功率和信號干擾問題正成為常見的障礙。因此，半導(dǎo)體行業(yè)的許多主要參與者開始考慮替代晶體管架構(gòu)。

FinFET 比其前身更有用，但其較小的幾何形狀帶來了嚴(yán)格的電源布線限制。工程師通常使用不同的通道寬度和間距來解決這一限制。盡管這種策略在許多應(yīng)用中都能很好地發(fā)揮作用，但它也有局限性。

由于FinFET的結(jié)構(gòu)，需要保證每個通道之間有足夠的空間。因此，由于每個鰭片間距在 15 納米到 20 納米之間，工程師很快就會遇到可擴(kuò)展性問題。添加更多通道意味著添加更多非活動區(qū)域，從而在當(dāng)前路由和物理空間之間進(jìn)行權(quán)衡。

GAA 晶體管作為一種解決方案應(yīng)運(yùn)而生。


什么是GAA FET（環(huán)繞柵極場效應(yīng)晶體管）？

數(shù)字芯片最基本單元是MOSFET，其工藝發(fā)展到7nm、3nm、2nm，這個半導(dǎo)體工藝尺寸是MOSFET柵極（溝槽）寬度。早期MOSFET使用平面結(jié)構(gòu)，溝槽寬度越小，漏極到源極距離越小，載流子流動跨越溝道導(dǎo)通時間減小，工作頻率越高；同時，溝道完全開通所加?xùn)艠O電壓越低，開關(guān)損耗越低；而且，溝道導(dǎo)通電阻降低，導(dǎo)通損耗也降低。

但是，工藝尺寸越低，短溝道效應(yīng)越明顯。短溝道效應(yīng)就是晶胞單元漏極到源極間距不斷減小，柵極下部接觸面積越來越小，柵極難以耗盡溝道載流子，其對溝道控制力不斷減弱；因此，器件處于截止?fàn)顟B(tài)時漏電流會急劇增加，惡化其性能，靜態(tài)功耗增加。

如果采用立體結(jié)構(gòu)，增加?xùn)艠O和溝道接觸面積，如新的FinFET鰭型三維結(jié)構(gòu)，就是將柵極包裹三個側(cè)面溝道，就可以解決上述問題。為了進(jìn)一步提高柵極對溝道控制能力，縮小單元尺寸，降低電壓，GAA柵極環(huán)繞結(jié)構(gòu)被開發(fā)出來。

GAA柵極環(huán)繞晶體管結(jié)構(gòu)的柵極在垂直方向被分成幾個條帶RibbonFET，在其溝道區(qū)域，大幅增強(qiáng)對載流子控制，從而實現(xiàn)更好性能，同時也更容易優(yōu)化工藝。


GAA納米片F(xiàn)ET的集成

GAA納米片F(xiàn)ET的集成涉及幾個新步驟，需要一系列創(chuàng)新才能實現(xiàn)該技術(shù)。關(guān)鍵集成模塊如下：

堆疊納米片的形成：在Si襯底上外延生長SiGe和Si疊層；每層厚度均可高精度控制。

Fin reveal 和 STI：器件采用光刻方式定義，并執(zhí)行淺溝槽隔離以隔離相鄰器件。

偽柵極形成：形成多晶硅偽柵極以實現(xiàn)下游加工。

內(nèi)間隔層和結(jié)形成：n 型或 p 型源/漏外延層選擇性地形成在暴露的納米片末端的任一側(cè)。

替換金屬柵極成型:

虛擬門拉：虛擬門被蝕刻出來，露出一個空腔，在空腔底部放置納米片

犧牲SiGe通道釋放：納米片之間的SiGe通道被蝕刻掉，使高k金屬柵極填充

形成高k金屬柵極(HKMG)：界面氧化物，高k介電層，n型或p型功函數(shù)被選擇性沉積。


全底部介質(zhì)隔離

為了介紹這個問題，我們首先介紹GAA納米片特有的“肥鰭”效應(yīng)，其中工藝不理想會導(dǎo)致結(jié)構(gòu)，導(dǎo)致納米片以下體區(qū)的電容增加。雖然這種結(jié)構(gòu)是GAA納米片所特有的，但這種效應(yīng)也稱為sub-fin泄漏，存在于FinFET中，并使用穿通阻擋器方案來處理。因此，基于斷態(tài)泄漏電流、短溝道效應(yīng)和有效電容(Ceff)對PTS方案與新型BDI方案進(jìn)行了比較；結(jié)果表明，BDI有可能提供改進(jìn)的Ceff和功率性能聯(lián)合優(yōu)化。

集成全底介電隔離需要在Si,、SiGe納米片堆棧的底部添加高濃度的SiGe層。添加這一層，然后選擇性地蝕刻它，需要降低用于納米片堆疊的SiGe層中的Ge濃度。這引入了Si和SiGe之間較低的選擇性，導(dǎo)致在SiGe通道移除過程中Si的損失，需要仔細(xì)考慮堆棧厚度，以確保TSi在整個工藝流程結(jié)束時不會太薄。我們可以在圖3b中看到BDI位于S/D區(qū)域下方。


啟用多個閾值電壓

能夠整合多個閾值電壓(VT)是一項技術(shù)成為行業(yè)標(biāo)準(zhǔn)的關(guān)鍵要求。鑒于GAA FET的獨特結(jié)構(gòu)，沉積功函數(shù)金屬的空間是有限的，替換金屬柵極工藝僅使 Si 通道和內(nèi)部間隔物之間的空間保持開放狀態(tài)——根據(jù)技術(shù)要求填充功函數(shù)金屬。這個空間，也稱為Tsus(參見圖2)，可以通過控制在納米片堆棧開發(fā)模塊期間生長的SiGe層的厚度來控制，但仍然受到高度限制，必須仔細(xì)設(shè)計以滿足器件產(chǎn)品的行業(yè)標(biāo)準(zhǔn)。

提出了兩種不同的方法來適應(yīng)GAAFET中的多VT產(chǎn)品——(1)WFM修改和(2)Tsus修改。圖8給出了WFM修改的流程概述。VT調(diào)制的集成序列突出的挑戰(zhàn)之一是，當(dāng)WFM在Si通道之間被夾斷時，大的Wsheet增加了WFM蝕刻的工藝挑戰(zhàn)。為了克服這一點，參考文獻(xiàn)提出用易于蝕刻的犧牲材料填充片與片之間的空間，選擇性地打開其中一個FET，蝕刻掉已經(jīng)沉積的工作功能金屬。該方案不確定p型或n型WFM，并支持PG (p-FET優(yōu)先)和MY (n-FET優(yōu)先)方案。同樣的過程可以重復(fù)來實現(xiàn)不同的功函數(shù)金屬集，或者實現(xiàn)具有兩個以上WFM的不同堆棧。

第二種方法需要在納米片形成過程中通過改變溝道層外延厚度來改變Tsus。片間更大的空間允許在該空間中沉積更大體積的功功能金屬，從而調(diào)節(jié)VT。與FinFET相比，這種設(shè)計按鈕是GAA納米片F(xiàn)ET所特有的，因此，在這些納米片F(xiàn)ET中為多VT選項提供了更多的設(shè)計空間。

無體積多閾值電壓

無體積多VT是一個術(shù)語，定義為表示基于偶極子的VT選項，其中形成了厚度小于5 ?is的偶極子，然后是基功函數(shù)金屬。如引用的文獻(xiàn)所示，這種創(chuàng)新方案提供了空間和柵極阻力方面的優(yōu)勢。然而，這種方法并不能直接從FinFET轉(zhuǎn)化為GAA納米片F(xiàn)ET，因此參考文獻(xiàn)中提出了專用的無體積VT集成。此外，無體積VT還有助于VT均勻性，這對晶體管的均勻開關(guān)很重要。

使用新穎的集成序列和GAA納米片F(xiàn)ET的獨特設(shè)計按鈕創(chuàng)建了幾種不同口味的VT -(a) Tsus設(shè)計；和(b) WFM夾斷。提出了一種基于偶極子的納米FET VT結(jié)構(gòu)。除了這些旋鈕外，第4節(jié)中討論的TSi設(shè)計還可以進(jìn)行調(diào)制，以在移動性和短通道效應(yīng)之間進(jìn)行權(quán)衡。因此，總的來說，GAA納米片F(xiàn)ET為基于應(yīng)用的優(yōu)化提供了幾個機(jī)會，因此它們適用于高功率和低功率應(yīng)用。


三星深度布局GAA 工藝

2022年六月，三星宣布已開始了采用環(huán)柵 (GAA) 晶體管架構(gòu)的 3 納米 (nm) 工藝節(jié)點的初始生產(chǎn)。其中用到的多橋通道 FET (MBCFET ) 是三星首次采用的 GAA 技術(shù)，該工藝突破了 FinFET 的性能限制，通過降低電源電壓水平提高功率效率，同時還通過增加驅(qū)動電流能力提高性能。該公司也正在開始將納米片晶體管與半導(dǎo)體芯片一起用于高性能、低功耗計算應(yīng)用，并計劃擴(kuò)展到移動處理器。

三星表示，借助公司專有技術(shù)利用具有更寬通道的納米片，與使用具有更窄通道的納米線的 GAA 技術(shù)相比，可實現(xiàn)更高的性能和更高的能效。利用 3nm GAA 技術(shù)，三星將能夠調(diào)整納米片的通道寬度，以優(yōu)化功耗和性能，以滿足各種客戶需求。

此外，GAA 的設(shè)計靈活性非常有利于設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO)，這有助于提高功率、性能、面積 (PPA) 優(yōu)勢。與5nm工藝相比，第一代3nm工藝相比5nm功耗最高可降低45%，性能提升23%，面積減少16%，而第二代3nm工藝則功耗最高可降低50%，性能提高 30%，面積減少 35%。

自 2019 年他們最初宣布該技術(shù)以來，三星一直致力于 3nm/GAAFET 技術(shù)的研發(fā)。三星特有的 GAA 晶體管技術(shù)是多橋通道 FET (MBCFET)，這是一種基于納米片的實現(xiàn)。基于納米片的 FET 高度可定制，納米片的寬度是定義功率和性能特征的關(guān)鍵指標(biāo)：寬度越大，性能越好（在更高功率下）。因此，專注于低功耗的晶體管設(shè)計可以使用更小的納米片，而需要更高性能的邏輯可以使用更寬的納米片。

臺灣媒體報道稱，臺積電的3納米工藝生產(chǎn)良率高達(dá)85%，高于三星。但韓國業(yè)內(nèi)消息人士淡化了這份報告，稱這個數(shù)字似乎被夸大了。他們表示，考慮到臺積電向蘋果提供業(yè)界最小芯片的量產(chǎn)和交付時間表，其生產(chǎn)良率最多為50%。

按照媒體所說，因為在第一代3nm上折戟，三星正在大力投入到第二代工藝的研發(fā)中。

報告披露，三星第二代3nm GAA 工藝將會在2024年量產(chǎn)，工藝將加入MBCFET 架構(gòu)，性能也將提升不少。雖然三星并沒有分享4nm 節(jié)點的統(tǒng)計差異，但與該公司5nm 工藝相比，第二代3nm GAA 仍有望降低多達(dá)50% 的功耗、提升30% 性能、以及減少35% 的晶片面積占用。